Webbläsaren som du använder stöds inte av denna webbplats. Alla versioner av Internet Explorer stöds inte längre, av oss eller Microsoft (läs mer här: * https://www.microsoft.com/en-us/microsoft-365/windows/end-of-ie-support).

Var god och använd en modern webbläsare för att ta del av denna webbplats, som t.ex. nyaste versioner av Edge, Chrome, Firefox eller Safari osv.

A 3.6mW, 90nm CMOS Gated-Vernier Time-to-Digital Converter with an Equivalent Resolution of 3.2ps

In English

Författare

Summary, in English

Two gated ring oscillators (GROs) act as the delay lines in an improved Vernier time-to-digital converter (TDC), where the already small quantization noise of the standard Vernier TDC is further first-order shaped by the GRO operation. The TDC has been implemented in a 90nm CMOS process and consumes 3mA from 1.2V when operating at 25MHz. The native Vernier resolution of the TDC is 5.8ps, while the total noise integrated over a bandwidth of 800kHz yields an equivalent TDC resolution of 3.2ps.

Publiceringsår

2012

Språk

Engelska

Sidor

1626-1635

Publikation/Tidskrift/Serie

IEEE Journal of Solid-State Circuits

Volym

47

Issue

7

Dokumenttyp

Artikel i tidskrift

Förlag

IEEE - Institute of Electrical and Electronics Engineers Inc.

Ämne

  • Electrical Engineering, Electronic Engineering, Information Engineering

Nyckelord

  • Gated Ring Oscillator
  • Time-to-Digital Converter
  • Vernier Delay Line

Status

Published

ISBN/ISSN/Övrigt

  • ISSN: 0018-9200