Webbläsaren som du använder stöds inte av denna webbplats. Alla versioner av Internet Explorer stöds inte längre, av oss eller Microsoft (läs mer här: * https://www.microsoft.com/en-us/microsoft-365/windows/end-of-ie-support).

Var god och använd en modern webbläsare för att ta del av denna webbplats, som t.ex. nyaste versioner av Edge, Chrome, Firefox eller Safari osv.

Power Constrained Test Scheduling for 3D Stacked Chips: poster

In English

Författare

Publiceringsår

2010

Språk

Engelska

Dokumenttyp

Affisch

Ämne

  • Electrical Engineering, Electronic Engineering, Information Engineering

Conference name

1st IEEE International Workshop on Testing Three-Dimensional Stacked Integrated Circuits

Conference date

2010-11-04 - 2010-11-05

Conference place

Austin, United States

Status

Published

Forskningsgrupp

  • Digital ASIC